Dolor de cabeza de los diseñadores de ESD con múltiples requisitos de pruebas automotrices, Parte I

La tendencia hacia la "electrificación inteligente" de la sociedad está impulsando la necesidad de inmunidad ESD a nivel del sistema. IEC 61000‑4‑2 [1] define cómo realizar la prueba de inmunidad de descarga electrostática a nivel del sistema. Hasta hace aproximadamente 15 años, la protección contra tales eventos implicaba implementar protecciones ESD ad-hoc (TVS, supresores de voltaje transitorio) a nivel de placa/sistema en la proximidad de los conectores que interactúan con el "mundo externo".

Sin embargo, una nueva tendencia de implementar robustez a nivel de sistema a nivel de componente (es decir, en el chip) se está convirtiendo rápidamente en una práctica estándar, derivada principalmente del deseo de reducir los costos de diseño del sistema/placa.

Si bien esto puede parecer un paso lógico en el papel, plantea enormes desafíos para el diseñador de ESD de componentes en el sentido de que:

En el mundo del automóvil, la situación es aún más desafiante. Además de la inmunidad ESD a nivel del sistema (ISO 10605 [2], adaptada de IEC 61000-4-2), existe una gran cantidad de otros requisitos que abordan la inmunidad a ambas perturbaciones eléctricas (ISO 7637 [3, 4, 5]) ya las perturbaciones de RF (IEC 62132 [6]) que deben cumplirse.

Este artículo está dividido en dos partes. Esta primera parte aborda los desafíos de diseño de ESD derivados de las especificaciones ISO 10605, mientras que la segunda parte revisará las compensaciones entre el diseño de ESD y los requisitos de inmunidad de EMC.

Para abordar la demanda de soluciones IEC ESD en chip competitivas en el área (con objetivos superiores a 30 A para especificaciones de nivel 4), la implementación de un esquema de protección basado en SCR es imprescindible. Gracias a su bajo voltaje de retención, esta solución es extremadamente ventajosa en términos de disipación de energía. Sin embargo, esto puede tener el costo de una gran oscilación entre el voltaje de activación y el voltaje de mantenimiento, lo que puede causar una conducción de corriente no uniforme y hacer que la solución sea ineficaz. Esto jugará un papel en las diferencias específicas entre IEC 61000-4-2 e ISO 10605 desde una perspectiva de diseño ESD.

ISO 10605 especifica cuatro combinaciones RC diferentes (R=330Ω, R=1.5KΩ, C=150pF y 330pF), lo que lleva a tiempos de caída de pulso que van desde 60ns a 600ns. Es posible que no se conozcan las combinaciones reales de RC requeridas a nivel de placa/sistema en el momento del diseño del componente. La consecuencia directa es que el diseñador de ESD necesita validar la solución de ESD en las cuatro formas de onda de tensión, con anchos de pulso, contenidos de energía y tiempos de subida completamente diferentes.

En [7], se informó que un SCR HV que cumple con los requisitos de nivel 4 de IEC (correspondiente a ISO con R = 330 Ω y C = 150 pF) falló miserablemente en todas las demás permutaciones de tensión ISO con mayor capacitancia y resistencias. La causa principal se identificó en la falta de escalabilidad de potencia del SCR HV provocada por la formación de un filamento estático para pulsos superiores a 100 ns. También se estableció una correlación de primer orden entre la duración del estrés TLP y el nivel ISO (ver Figura 1 [7]).

Figura 1: TLP de pulso largo puede imitar el impacto de las diversas combinaciones de la prueba ISO [7]

Para cumplir con el objetivo de rendimiento, se tuvo que diseñar una nueva arquitectura con el evidente retraso en los esfuerzos de desarrollo del producto. Un problema similar (es decir, falta de correlación entre la prueba TLP e ISO con R=1,5K Ω) también se informó en [8].

Si bien las cuatro formas de onda de tensión en ISO 10605 están bastante bien definidas, no hay garantía de que las mismas formas de onda se ejerzan realmente a nivel de componente. Este es el principal problema conceptual detrás de la noción de implementar la robustez de ESD a nivel de sistema a nivel de componente, es decir, las formas de onda reales que se ven en los pines conectados externamente del componente son una función de la implementación específica de la placa/sistema (trazas de conexión y/o componentes discretos). En particular, las cargas inductivas (es decir, trazas de placa largas, presencia de estranguladores de modo común o descargas a través de cables largos) provocarán una desviación significativa de las formas de onda esperadas de ISO 10605, tanto en duración (pueden ser mucho más largas) como en forma (oscilatoria, en lugar de de decrecimiento exponencial).

Desafortunadamente, el comportamiento de los componentes de las abrazaderas ESD utilizados para la solidez a nivel del sistema es una fuerte función de la forma de onda del estrés. La conclusión es que es prácticamente imposible garantizar la solidez a nivel de sistema ESD a nivel de componente sin conocer todos los detalles de la implementación del sistema/placa. Una consecuencia de este hecho es que la práctica de especificar la solidez de ESD a nivel del sistema en la hoja de datos de un componente es inútil y podría ser engañosa.

Un parámetro típico afectado por la implementación del sistema es el tiempo de subida visto a nivel de componente. En [9] se informó que las grandes cargas inductivas en los pines CAN podrían aumentar el tiempo de subida de una tensión ISO 10650 a >50 ns. Estos valores lentos afectaron el mecanismo de activación de la celda ESD, lo que provocó una activación no uniforme y, por lo tanto, no cumplió con las especificaciones. Una vez más, se ideó un diseño novedoso con contrapeso interno para minimizar la dependencia de la celda ESD en el tiempo de subida.

A menudo, se requieren inductores de modo común (CMC) para cumplir con los requisitos de emisión de EMC en buses de comunicación diferencial (LIN, CAN, etc.), con una inductancia típica de 100 µH. Un CMC se coloca directamente en la ruta de descarga de ESD y, en principio, uno esperaría una amortiguación de alta frecuencia beneficiosa de la energía de ESD. Desafortunadamente, un CMC muestra un fuerte comportamiento de saturación (debido a la saturación de ferrita), lo que da como resultado una reducción drástica de la inductancia por encima de un cierto umbral de corriente. Además, un CMC normalmente presenta una característica de retroceso indeseable para las densidades de corriente ESD. Este comportamiento altamente no lineal puede forzar la entrada y salida de la protección ESD de nivel de componente varias veces, dependiendo de la densidad de corriente. Esto podría conducir a un encendido no uniforme (Figura 2), lo que provocaría una falla prematura de la protección ESD a nivel de componente [10].

Figura 2: Densidad de corriente y temperatura de red de un SCR sometido a un doble pulso de activación, provocó la presencia de CMC. Se puede ver que el segundo pulso provocará una conducción filamentosa en el dispositivo, que no puede cumplir con el objetivo de la especificación ISO [10]

El entorno del automóvil es extremadamente duro para los sistemas electrónicos. Para garantizar un funcionamiento fiable en todas las condiciones posibles, se aplican estrictos requisitos de inmunidad EMC. Desde una perspectiva de ESD, los requisitos de inmunidad de EMC a veces entran en conflicto con los requisitos de ESD, lo que hace que el codiseño de ESD-IP sea extremadamente desafiante.

Como se mencionó anteriormente, ISO 7637 se utiliza para caracterizar los sistemas automotrices contra una variedad de perturbaciones eléctricas transitorias que pueden ocurrir en un entorno automotriz. Estos son causados ​​por los diversos escenarios a través de los cuales las cargas inductivas (como el motor) o la batería pueden ser conmutadas/desconectadas. Los pulsos de prueba más comunes son 1, 2a/2b, 3a/3b, 4 y 5a/b, que difieren en términos de polaridades, amplitudes, ancho de pulso y tiempo de subida. Si bien todos son diferentes, estos pulsos de prueba presentan un contenido de energía muy superior al que puede soportar una celda ESD con clasificación de nivel de componente (HBM, CDM) [11].

Sin embargo, las celdas ESD a nivel de componente diseñadas para cumplir con la inmunidad ESD a nivel del sistema pueden soportar un nivel de energía mucho más alto. Por lo tanto, se está convirtiendo en una práctica estándar que las celdas ESD a nivel de componente realicen una función dual, es decir, para garantizar la inmunidad frente a perturbaciones eléctricas tanto ESD como EMC. Por lo tanto, cada vez más hojas de datos de componentes informan sobre la solidez frente a la norma ISO 7637 de los pines que se conectarán al mundo exterior.

El codiseño de la inmunidad ESD y la inmunidad a las perturbaciones eléctricas no es trivial. Además de la capacidad de soportar duraciones similares a las de CC con los pulsos de prueba 1, 2 y 5, los tiempos de subida lentos asociados con ellos requerirán que la protección ESD se active por nivel. Esto implica la disponibilidad de una unión con averías apropiadas para soportar los requisitos de ESD y EMC.

Además de la inmunidad a las perturbaciones eléctricas, los sistemas automotrices también deben ser robustos en su defensa contra las perturbaciones de RF según IEC62132-4. Se utiliza un método de inyección directa de energía (DPI) para medir la inmunidad electromagnética de un circuito integrado de 150 KHz a 1 GHz. La interacción entre la inmunidad ESD y DPI no es sencilla, ya que tanto ESD como DPI tienen flancos de voltaje de rápido aumento, aunque con diferentes amplitudes.

En [11], se informó el caso de un pin LIN que pasó la inmunidad ESD pero no pasó la prueba DPI. Se encontró que el ruido inyectado en el sustrato (y luego acoplado al pin LIN) por la celda ESD activada por RC durante la prueba DPI fue el culpable de la falla de la prueba. Se tuvo que diseñar una nueva celda ESD activada por nivel para abordar el problema. De manera similar, en [12], una celda ESD robusta activada por RC falló la prueba de DPI, principalmente a bajas frecuencias. Se necesitaba un rediseño del circuito de activación RC para abordar el problema, ya que no era posible diseñar una celda ESD de activación de nivel eficaz para la inmunidad ESD.

De los ejemplos anteriores, parecería que las celdas ESD activadas por nivel son necesarias para cumplir con los requisitos de DPI. Sin embargo, hay situaciones en las que las células ESD activadas por RC son muy deseables. Uno de esos escenarios es cuando se necesita protección de retorno inductivo. Este suele ser el caso de los pines de salida que impulsan cargas inductivas, como cables externos y/o estranguladores. Cuando la fuente de alimentación está apagada, es conveniente (es decir, no se necesita protección de retorno inductivo adicional) liberar la energía almacenada en los inductores a través de la celda ESD. Esto generalmente se hace activando RC la celda ESD en modo de conducción MOS para mantener los voltajes en niveles seguros. Como se ve en el ejemplo anterior, los requisitos funcionales pueden conducir a requisitos de diseño opuestos en las celdas ESD.

La tendencia de migrar progresivamente la inmunidad ESD y EMC del sistema/placa al nivel de componente está creando desafíos sin precedentes para el diseñador de componentes ESD. Aquí se revisaron las implicaciones del codiseño de inmunidad EMC-ESD, junto con varios estudios de casos. En la Parte 2 de este artículo, revisaremos las compensaciones entre el diseño ESD y los requisitos de inmunidad EMC.

automotrizdGianluca Bosellitesting

El Dr. Gianluca Boselli ha estado en Texas Instruments, Inc., Dallas, Texas, desde 2001, y actualmente es el gerente del equipo ESD corporativo. Boselli ha escrito y presentado numerosos artículos sobre ESD y latch-up. También ocupó múltiples puestos de liderazgo en la Asociación EOS/ESD, como presidente en 2018-2019 y actualmente como miembro de la Junta Directiva de la Asociación.

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